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#-- Establecer nombre del componente
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DEPSIM = cpu.v system.v uart.v
DEPSINT= cpu.v system.v uart.v pll.v

SOURCE= sieve
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#-- Objetivo por defecto: hacer simulacion y sintesis
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all: sim
	
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#-- make sim
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#-- Objetivo para hacer la simulacion del
#-- banco de pruebas
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sim: tb.vcd
	#-- Ver visualmente la simulacion con gtkwave
	gtkwave tb.vcd tb.gtkw &
	
#-----------------------------------------------
#-  make sint
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#-  Objetivo para realizar la sintetis completa
#- y dejar el diseno listo para su grabacion en
#- la FPGA
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sint: main.bin
	../iceRAM/iceram $<

out.hex:	$(SOURCE).asm
	util/asmbn16s1 $<

#-------------------------------
#-- Compilacion y simulacion
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tb.vcd: tb.v $(DEPSIM) out.hex
	
	#-- Compilar
	iverilog tb.v $(DEPSIM) -o tb.out
	
	#-- Simular
	./tb.out
	

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#-- Sintesis completa
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main.bin: pines.pcf main.v $(DEPSINT) out.hex Makefile
	
	#-- Sintesis
	yosys -p "synth_ice40 -blif main.blif" main.v $(DEPSINT) 
	
	#-- Place & route
	arachne-pnr -d 1k -p pines.pcf main.blif -o main.txt
	
	#-- Generar binario final, listo para descargar en fgpa
	icepack main.txt main.bin


#-- Limpiar todo
clean:
	rm -f *.bin *.txt *.blif *.out *.vcd *~

.PHONY: all clean